AI Agent正怎样重塑未来芯片设计
过去五十年，芯片行业应对复杂度的答案似乎只有扩大团队。如今，AI Agent 正在松动“设计能力与团队规模绑定”的旧法则。
01 从芯片复杂度跃迁到 Agentic EDA 的兴
1971 年，Intel 一支 4 人团队做出世界首款微处理器 Intel 4004，集成了2300 个晶体管(1)；1993 年，Intel Pentium（奔腾）处理器诞生，晶体管数跃升至310万，约 200 名工程师参与其中(2)；而今天，Apple 需要组建数千名工程师，专门为 iPhone 和 iPad 开发芯片。半个世纪里，芯片复杂度冲上了百亿晶体管量级，设计团队的规模却只能线性扩张，供需之间的鸿沟，从未像今天这样宽。
历史上，EDA 工具依靠层层抽象，不断推动芯片设计从人工布局走向算法自动化。然而，随着芯片复杂度持续攀升，现有工具链在面对跨阶段优化时，逐渐显露出全局协同的局限：各工具通常聚焦于自己视野内的局部指标，在缺乏全局视图的情况下，跨阶段的冲突往往需要依赖人工干预来协调解决。
如今，这一挑战正在催生新的技术路径：迈向 Agentic EDA。在 LLM 等前沿技术的推动下，芯片设计工具有望向更具全局协同能力的形态演进，行业正从“Copilot 工具的局部提效”，走向“全局规划、闭环执行的 Agentic EDA”。
02 概率性模型：如何满足芯片零容错要求？
对 Agentic EDA 的质疑，大多源自同一个担忧：为何能用概率性模型去解决零容忍的工程问题（比如 timing closure）？
这种担忧其实误解了 Agent 的角色：它负责探索方向，负责生成候选脚本，驱动 EDA 工具跑出结果，再由工具对结果做确定性检查。检查一旦失败，error log 就成了下一轮迭代的梯度信号，反过来引导 LLM 修正。
因此，最终的输出并非来自模型的直接“猜测”，而是概率性搜索，在确定性验证器的约束下不断收敛的结果。
03 当前业界进展
商业EDA巨头
三大 EDA 厂商几乎同时把"agentic"推上台面，且路径高度一致，均以 NVIDIA 的 Nemotron 模型与 OpenShell/Agent Toolkit 为底座，把 LLM 的规划推理叠加到各自的确定性 EDA 工具链之上：智能体负责编排探索，签核收敛仍交还底层工具。
Cadence ChipStack AI Super Agent：2025 年 11 月收购 ChipStack后，2026 年 2 月发布业界首个自动化设计与验证的 agentic 工作流，编排多个虚拟工程师闭环调用底层 EDA 工具，称最高能实现 10 倍生产力提升，早期客户含 NVIDIA、Altera；6 月 宣布迈入 L5 全自主，将五周验证周期缩短逾 40 倍至一天内， L5 能力预计2026下半年开放。（3）
Synopsys AgentEngineer：2026 年 3 月 Converge 大会上演示业界首个 L4 编排式多智能体设计验证工作流，从自然语言/规格生成 RTL、跑 Lint、生成 testbench 并迭代收敛，将大型 SoC 前端原本四到六个月的流程普遍提速约2至5倍。（4）
Siemens Fuse EDA AI Agent：2026 年 3 月发布，面向半导体、3D IC、PCB 全流程编排自家及第三方工具，支持 NVIDIA Agent Toolkit 与 Nemotron，NVIDIA 自身即用其做芯片开发。（5）
学术工作与Benchmark
学术界的探索可以沿两条线索理解：方法侧研究智能体如何在可执行反馈下迭代收敛；评测侧衡量智能体能否胜任真实工程，而非仅生成语法正确、却经不起验证的代码。
方法侧：
HORIZON（NVIDIA Research）将芯片设计建模为"仓库级代码进化"，让智能体在带评估器的项目包中无人干预地演化 RTL 与验证产物，在多个基准上实现100%完成率。(6) REvolution、ChipMATE、ACE-RTL 等工作分别引入进化搜索、多智能体自训练与上下文进化，持续推高通过率。(7)(8)(9)
评测侧：
CVDP (Comprehensive Verilog Design Problems, NVIDIA) 覆盖 13 类任务，最先进模型代码生成的pass@1（首次生成正确率）不超过34%。(10)
ChipBench以真实复杂模块重塑难度，顶级模型 Verilog 生成仅得约31%。(11)
FixMe是首个端到端开源的功能验证评测框架，直指随着复杂度上升逐渐成为主要瓶颈的验证环节。(12)
ChipMind针对工业规格远超基准输入长度的问题，引入知识图谱做逐跳推理，较 SOTA 平均提升 35%。(13)
综观八项工作，方法侧持续推高 pass 率，评测侧则不断以更严格的标准揭示差距，智能体芯片设计已具备可执行的迭代路径。
应用侧案例
OpenAI × Broadcom - Jalapeño。2026年6月，OpenAI发布了首款智能处理器Jalapeño。借助自家的AI模型进行加速，其从最初设计到最终流片仅用了九个月时间，旨在改进运行未来模型的基础设施，帮助降低整个行业的计算成本，并推动先进AI技术的普及。（14）
04 属于精锐团队的黄金时机
过去五十年，芯片行业应对复杂度的答案几乎只能扩大团队规模，但传奇芯片架构师 Jim Keller 给出过另一种判断：把系统构建得足够好，小团队同样能取得进展，人数从来不是设计能力的决定因素。
Agentic EDA 让这个判断第一次具备了工程上的普遍可行性：Agent 可以近乎无限并行地承担探索与验证， “设计能力与团队规模强绑定”的旧法则正在松动，未来的芯片设计将更多是“工程师定义意图 × AI Agent 执行探索”的组合。
这正是睿思芯科用工程实践验证的判断，以及正在积极探索的路径，构建自己的Agent设计流程：让它无人值守地自主探索，从综合到签核一体规划，在物理设计第一步的“布局规划”阶段即着眼于最终结果；同时读懂架构与源代码，把修复方案给到问题的源头。对睿思芯科这样深耕 RISC-V 高性能处理器的团队而言，当探索和验证的重复劳动逐步交给 Agent，工程师多年积累的架构理解与工程判断，会成为更稀缺的核心竞争力。
1.Intel 4004
2.Intel Pentium Processor
3.Cadence Brings Chip Verification to the Next Level with AI Agents
4.AgentEngineer: Transform Engineering with AI-powered Automation
5.Fuse EDA AI Agent
6.Agentic Hardware Design as Repository-Level Code Evolution
7.REvolution: An Evolutionary Framework for RTL Generation driven by Large Language Models
8.ChipMATE: Multi-Agent Training via Reinforcement Learning for Enhanced RTL Generation
9.ACE-RTL: When Agentic Context Evolution Meets RTL-Specialized LLMs
10.Comprehensive Verilog Design Problems: A Next-Generation Benchmark Dataset for Evaluating Large Language Models and Agents on RTL Design and Verification
11.ChipBench: A Next-Step Benchmark for Evaluating LLM Performance in AI-Aided Chip Design
12.FIXME: Towards End-to-End Benchmarking of LLM-Aided Design Verification
13.ChipMind: Retrieval-Augmented Reasoning for Long-Context Circuit Design Specifications
14.OpenAI 与 Broadcom 发布面向 LLM 优化的推理芯片
